背面供电选项：一项DTCO研究—im电竞app官网

来源：IMEC

Imec强调了背面供电在高性能计算方面的潜力，并评估了背面连接的选项

背面供电：下一代逻辑的游戏规则改变者

背面供电打破了在硅晶圆正面处理信号和电力传输网络的长期传统。通过背面供电，整个配电网络被移至晶圆的背面。硅通孔（TSV）将电源直接从背面传送到正面，而无需电子穿过芯片正面上日益复杂的后道工序（BEOL）堆栈。

图1. 背面供电网络的示意图，该网络允许将电力传输与信号网络解耦。

背面供电网络（BSPDN）的目标是缓解逻辑芯片正面后端线路（BEOL）的拥塞。此外，在标准单元层面，有望通过设计技术协同优化（DTCO）更有效地安排互连，有助于进一步缩小逻辑标准单元的尺寸。此外，在系统层面也有望带来好处，因为系统正日益受到功率密度上升和电源电压(或IR)急剧下降的影响。由于背面供电互连可以做得更大、电阻更小，因此BSPDN被认为可以显着降低片上IR压降。这将有助于设计人员保持稳压器和晶体管之间允许的10%功率损耗裕度。此外。还有望实现3D片上系统，例如通过晶圆对晶圆键合获得的逻辑存储器。

2019年，imec率先提出了背面供电的概念，并与Arm合作量化了系统层面的优势。与此同时，作为2nm及以上技术节点的上下文感知互连解决方案，BSPDN已经进入了imec的路线图。最近，一些主要芯片制造商宣布在其下一代逻辑技术的商业制造工艺中引入背面供电。

具体BSPDN案例：nTSV落地埋入式电源轨

BSPDN给芯片处理带来了新的工艺步骤和集成挑战，包括例如衬底极度减薄、微米或纳米TSV处理、背面到正面对准以及背面处理对有源前端生产线器件的影响。E. Beyne等人在2023年VLSI特邀论文中回顾了该类集成流程及其挑战。[1]。

通过实施这些工艺步骤，imec实验演示了BSPDN的一种具体实施方式：背面供电与埋入式电源轨（BPR）相结合，如VLSI 2022所示。BPR是深入嵌入芯片前道工序的垂直金属化，与标准电池并行运行。Imec利用这些BPR将按比例缩放的FinFET器件连接到背面和正面。功率从背面通过320nm深的nTSV以200nm的紧密间距落在BPR上，而不占用标准单元的任何面积。背面处理不会对FinFET器件的前端性能产生负面影响[2]。

图2. TEM图像，显示了连接到晶圆背面和正面的按比例缩小的FinFET (VLSI 2022)。

块级评估：高密度与高性能案例

虽然上述研究着眼于标准单元级别的BSPDN和晶体管的连接性，但imec和Arm已采取下一步：缩小到块级别（代表集成电路的较大部分），其中BSPDN优势可以充分利用。他们调查与前端PDN应用相比，BSPDN + BPR应用是否可以在块级别提高电源完整性。

通过设计技术协同优化（DTCO）进行的块级评估，我们能够评估片上IR压降，这是量化功率传输性能的主要指标。此外，通过量化PDN对功耗、性能和面积（PPA）的影响，还可提供有关PDN对集成电路侵入程度的信息。该研究还揭示了如何调整某些旋钮以针对特定操作条件优化PDN。

事实证明，在高密度逻辑操作条件下，基于BSPDN设计的性能优于前端PDN设计。在高密度逻辑中，设计经过优化，可最大限度地节省功耗并减少面积。对于基于纳米片的器件架构，这可以通过保持纳米片的宽度尽可能小来实现。但迄今为止，高性能逻辑的收益从未被量化。高性能逻辑的目标旨在快速开关和高驱动电流，实现通常具有更大片宽度和阈值电压的纳米片器件。功率密度要求甚至比高密度逻辑更为严格，因此，BSPDN的优势预计将更具影响力。

BSPDN + BPR：助推高性能逻辑的块级PPA

VLSI 2023上发表的一篇论文中，imec和Arm针对(BS)PDN对Arm商用高性能64位处理器模块的影响进行了评估[3]。文中评估了三种不同的PDN应用：传统的前端应用、具有前端连接的埋入式电源轨，以及带有nTSV落地埋入式电源轨的背面电力传输网络。为了保证高性能计算模块的实际应用，开发了高性能的imec A14纳米片工艺设计套件（PDK）。内部开发的分析模型与物理设计框架结合使用，从而实现块级PPA评估和IR压降验证。

与前端PDN相比，BSPDN同时实现了6%的频率和16%的面积改进，并且在能耗方面没有任何缺点。与具有前端连接的BPR应用相比，BSPDN的频率提高了2%，面积缩小了8%，能耗降低了2%。

图3. BSPDN (BS-PDN)与两种前端应用（M0 PDN；BPR PDN）之间的核心面积比较，适用于宽节距(36CPP)和紧密节距(24CPP)以及低和高目标频率。BSPDN在表现出性能下降之前到达较小的核心区域（如VLSI 2023中所示）。

研究人员为IR压降评估确定了35mV的最大允许功率损耗，相当于标称电源电压(VDD + VSS)的10%。对于BSPDN应用，该目标是通过宽松的nTSV节距（4-6μm）实现的，代表“分接”功率的节距。但是，对于这两种前端选项，该目标只能通过非常紧密的PDN节距（或小CPP）来实现，这会对处理器的性能产生负面影响。

imec团队还研究了如何进一步提高BSPDN外壳的电源完整性，例如通过更改nTSV所用的材料。当使用Ru代替W时，由于nTSV电阻变大，IR压降可进一步降低23%。

简而言之，BSPDN作为块级PPA增强器和IR压降减小器的潜力可以在高性能计算环境中得到充分发挥。

扩展标准单元级别背面连接的选项

到目前为止，我们只讨论了BSPDN的一种应用，其中通过位于BPR上的nTSV将电源从背面传送到正面。从BPR开始，一个小过孔连接到中线（M0A）金属化的底部，从而方便访问标准单元级的晶体管。

除了这种“BPR”方法之外，研究人员还在探索在标准电池级别实现背面电源连接的其他选项。在VLSI 2023上，imec讨论了另外两种用于访问纳米片晶体管的连接方案[4]。在TSV-middle方法（TSVM）中，中间的高过孔将背面metal-1连接到M0A金属的侧面，而无需埋入式电源轨。在第三个也是更高级的选项中，通孔直接将纳米片源极-漏极外延的底部连接到背面metal-1。这种直接背面连接选项（BSC）存在三种类型，主要区别在于接触区域的大小。在BSC-E (epi BSC)中，过孔仅连接到源漏外延的底部，而在BSC-M中，过孔还连接到金属接触区。第三种BSC-M*通过减少浇口切割并进一步增加纳米片（WNS）的“有效”宽度来扩展BSC-M。

图4. 各种连接选项的模拟结构：TSVM、BPR和三种类型的BSC（如VLSI 2023上介绍的）。【蓝色=电源和参考电压（VDD+VSS）；浅蓝色=中间层M0；深蓝色=EOL metal-1；黑色=通孔；红色=栅；浅绿色=活性纳米片和电介质隔离层； 深绿色=金属接触区(CT)]。

各种连接方案具有不同的属性（例如WNS），对标准单元的电气性能和扩展潜力具有不同的影响。一般来说，当从TSVM转向BPR和BSC时，方案变得越来越紧凑，集成起来也更具挑战性。然而，我们预计，随着逻辑路线图的进一步扩展，更大的集成复杂性将被更大的PPA增益所抵消。

实现直接背面连接

在VLSI 2023上，在2nm和A14纳米片技术用于高密度（2nm、6T；A14、5T）和高性能（2nm 7T；A14 6T）逻辑条件中，imec量化了不同背面电源选项的PPA和扩展潜力[4]。性能评估的主要指标是环形振荡器的模拟频率，以有效驱动电流与有效电容之比（Ieff/Ceff）表示。

对于2nm节点的高性能逻辑，最大的7T标准单元来说，不同连接选项之间的频率几乎没有任何差异。然而，当扩展到A14时，TSVM方法仍然适用于6T设计，但运行速度比BPR等慢8.5%。总体而言，BSC-M*明显优于其他选项（例如，比BPR快5%）。

对于2nm节点的高密度逻辑，其轨道高度（6T）比高性能逻辑更小，不同选项的频率之间的差异变得更加明显。当扩展到A14和5T时，TSVM不再是可行的选择（只考虑BPR和BSC）。现在BPR和BSC-M*之间片材宽度的相对差异大于2nm，显然BSC-M*成为赢家（比BPR快8.9%）。

图5.高性能逻辑（N2、7T；A14、6T）和高密度逻辑（N2、6T；A14、5T）系列的各种连接选项的模拟环形振荡器频率（如VLSI 2023上所示）。

综上所述，虽然TSVM占用更多空间，但对于较大单元（例如2nm 7T逻辑）来说，仍然是一个不错的选择。然而，BPR和BSC在尺寸和电气方面具有更好的扩展潜力。由于纳米片宽度和接触面积比其他选项更大，直接背面接触BSC-M*型显然是小轨道高度的赢家。然而，对于BSC-M*，应权衡性能提升与更大的集成挑战。

imec团队目前正在致力于不同背面连接选项的技术演示，并与Arm合作进行块级PPA评估。

超越背面供电

虽然硅晶圆的背面长期未使用，但利用背面的第一个实例将是用于电力传输。与此同时，imec 及其行业合作伙伴也在探索哪些其他功能也可以迁移到背面。例如，考虑全局互连和时钟信号分配。虽然电力传输是一种非常特殊的互连类型，优化了最小电阻，但分配时钟或其他类型的信号可能具有不同的属性，从而改变了背面的寻址方式。Imec目前正在研究这种功能性背面（或背面2.0）可能带来的挑战和机遇。

本文最初发表于AEI Dempa。

扩展阅读

[1] ‘Nano-through silicon vias (nTSV) for backside power delivery networks (BSPDN)’, E. Beyne et al., VLSI 2023, invited paper;

[2] ‘Imec demonstrates backside power delivery with buried power rails for back- and frontside routing’, Press release, VLSI 2022;

[3] ‘Block-level evaluation and optimization of backside PDN for high-performance computing at the A14 node’, G. Sisto et al., VLSI 2023;

[4] ‘PPA and scaling potential of backside power options in N2 and A14 nanosheet technology’, S. Yang et al., VLSI 2023.

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